Análisis y diseño de aceleradores hardware sobre SoC basados en FPGA orientados a aplicaciones de seguridad en Internet de las cosas


Estudiante: Yúbal Barrios Alfaro
Tutores: Pedro Pérez Carballo (DIEA), Antonio Núñez Ordóñez (DIEA)
Fecha lectura: 28/07/2017
Lugar: Aula Schottky I del Aulario del Edificio de Electrónica y Telecomunicación.
Resumen castellano:
En este trabajo se ha realizado el modelado, diseño e implementación sobre un MPSoC programable basado en FPGA de un nodo Fog orientado a asegurar las comunicaciones en aplicaciones de Internet de las Cosas. Asimismo, el diseño se ha llevado a cabo teniendo en cuenta los requisitos de latencia y consumo de potencia del paradigma de Fog Computing.
El citado sistema está compuesto por un bloque IP encargado de realizar la tarea de descifrado de la información recibida por el nodo y por un filtro basado en una estructura Counting Bloom Filter que analiza la cabecera de los paquetes Ethernet recibidos a nivel de las capas de red y transporte para detectar posibles anomalías que puedan influir en un incorrecto funcionamiento del sistema. El proceso de diseño e implementación de cada uno de los bloques IP citados se describe en detalle, tanto a nivel hardware como software.
Para alcanzar el citado objetivo, se hace necesario un estudio previo tanto de las especificaciones que debe cumplir un dispositivo incluido en una arquitectura IoT como la que tiene como fin este proyecto, así como de las aplicaciones de seguridad disponibles que se pueden implementar en un MPSoC, haciendo balance sobre las ventajas e inconvenientes que presentan. Asimismo, se detalla la metodología de diseño basada en síntesis de alto nivel empleada y las herramientas que se han decidido utilizar para completar de forma satisfactoria todas las etapas del flujo de diseño.
Finalmente, se presenta el banco de validación empleado para comprobar la funcionalidad del sistema completo y se analizan los resultados obtenidos en términos de latencia, consumo de potencia y área consumida por el diseño, comparándolos con otros trabajos similares disponibles en el estado del arte y concluyendo que la solución alcanzada cumple con los requisitos necesarios para trabajar a velocidades de Gigabit por segundo.
Resumen inglés:
This work summarizes the design of a Fog node and its implementation over a programmable and FPGA-based MPSoC for secure communications in an IoT environment. Besides, the design has been made keeping in mind the Fog Computing latency and power consumption requirements.
This system is comprised of an IP block that makes the decryption of the Ethernet frames received by the Fog node and a second IP, a Counting Bloom Filter that analyses the Ethernet packet header at a network and transport level layer to detect potential threats that can jeopardize the system. The design and implementation process of these IP blocks is described meticulously, for both the hardware and software domains.
To reach this goal, it is necessary to study previously the device specifications for its integration in IoT architecture and the available security applications that can be implemented in an MPSoC, evaluating their features. We also cover the High-Level Synthesis design methodology and the software tools used during this project.
Afterwards, the validation testbench used to verify the system’s performance is presented and the final results are analysed in terms of latency, power consumption and area, comparing them with similar works presented in the State of the Art. Finally, we can conclude that the presented solution satisfies the requirements to work at Gigabit per second speeds.
Tribunal:
  • Presidente: Félix Tobajas Guerrero
  • Secretario: Carlos Javier Sosa González
  • Vocal: Gustavo Marrero Callicó
Calificación: Sobresaliente 10 (MH)
Vinculación Empresa:
Segundo Premio Cátedra Telefonica de la ULPGC
Documentos: Resumen Póster Memoria